دسترسی نامحدود
برای کاربرانی که ثبت نام کرده اند
برای ارتباط با ما می توانید از طریق شماره موبایل زیر از طریق تماس و پیامک با ما در ارتباط باشید
در صورت عدم پاسخ گویی از طریق پیامک با پشتیبان در ارتباط باشید
برای کاربرانی که ثبت نام کرده اند
درصورت عدم همخوانی توضیحات با کتاب
از ساعت 7 صبح تا 10 شب
ویرایش: 1
نویسندگان: Fernanda Lima Kastensmidt. Ricardo Reis
سری:
ISBN (شابک) : 0387310681, 9780387310688
ناشر: Springer
سال نشر: 2006
تعداد صفحات: 192
زبان: English
فرمت فایل : PDF (درصورت درخواست کاربر به PDF، EPUB یا AZW3 تبدیل می شود)
حجم فایل: 5 مگابایت
در صورت تبدیل فایل کتاب Fault-Tolerance Techniques for SRAM-Based FPGAs (Frontiers in Electronic Testing) به فرمت های PDF، EPUB، AZW3، MOBI و یا DJVU می توانید به پشتیبان اطلاع دهید تا فایل مورد نظر را تبدیل نمایند.
توجه داشته باشید کتاب تکنیک های تحمل خطا برای FPGA های مبتنی بر SRAM (مرزها در تست الکترونیکی) نسخه زبان اصلی می باشد و کتاب ترجمه شده به فارسی نمی باشد. وبسایت اینترنشنال لایبرری ارائه دهنده کتاب های زبان اصلی می باشد و هیچ گونه کتاب ترجمه شده یا نوشته شده به فارسی را ارائه نمی دهد.
این کتاب به بررسی تکنیکهای تحمل خطا برای آرایههای دروازه قابل برنامهریزی میدانی مبتنی بر SRAM (FPGA) میپردازد و روشهای بسیاری را برای طراحی سیستمهای تحمل خطا بیان میکند. برخی از اینها بر اساس معماری جدید مقاوم در برابر خطا، و برخی دیگر بر اساس محافظت از توضیحات سخت افزاری سطح بالا قبل از سنتز در FPGA هستند. متن به خواننده کمک می کند تا بهترین تکنیک ها را پروژه به پروژه انتخاب کند و تکنیک های تحمل خطا را برای برنامه های منطقی قابل برنامه ریزی مقایسه کند.
This book reviews fault-tolerance techniques for SRAM-based Field Programmable Gate Arrays (FPGAs), outlining many methods for designing fault tolerance systems. Some of these are based on new fault-tolerant architecture, and others on protecting the high-level hardware description before synthesis in the FPGA. The text helps the reader choose the best techniques project-by-project, and to compare fault tolerant techniques for programmable logic applications.
Front Matter....Pages i-xiii
Introduction....Pages 1-8
Radiation Effects in Integrated Circuits....Pages 9-27
Single Event Upset (SEU) Mitigation Techniques....Pages 29-71
Architectural SEU Mitigation Techniques....Pages 73-82
High-Level SEU Mitigation Techniques....Pages 83-90
Triple Modular Redundancy (TMR) Robustness....Pages 91-110
Designing and Testing a TMR Micro-Controller....Pages 111-121
Reducing TMR Overheads: Part I....Pages 123-141
Reducing TMR Overheads: Part II....Pages 143-170
Final Remarks....Pages 171-174
Back Matter....Pages 175-183