Design of Systems on a Chip: Design and Test

طراحی سیستم‌ها روی تراشه: طراحی و آزمایش دومین جلد از دو جلد است که به چالش‌های طراحی مرتبط با نسل‌های جدید فناوری نیمه‌رسانا می‌پردازد. فصل‌های مختلف مجموعه‌ای از آموزش‌های ارائه شده در کارگاه‌های آموزشی در سال‌های اخیر توسط نویسندگان برجسته از سراسر جهان است. فناوری، بهره‌وری و کیفیت جنبه‌های اصلی مورد بررسی برای ایجاد الزامات اصلی برای طراحی و آزمایش سیستم‌های آینده بر روی یک تراشه هستند. به ویژه این کتاب دوم شامل سه محور متفاوت، اما مکمل است: طراحی هسته، ابزار طراحی به کمک رایانه و روش‌های آزمایش. مجموعه ای از فصول به جنبه ناهمگونی طرح های هسته می پردازد و تنوع قطعاتی را که ممکن است در یک سیستم پیشرفته روی یک تراشه به اشتراک بگذارند، زیرلایه یکسانی را نشان می دهد. بخش دوم کتاب CAD را در سه سطح مختلف انتزاع طراحی، از سطح سیستم تا طراحی فیزیکی، مورد بحث قرار می دهد. بخش سوم به روش های تست می پردازد. این موضوع از دیدگاه‌های مختلف مورد بررسی قرار می‌گیرد: از نظر پیچیدگی تراشه، آزمایش از دیدگاه هسته و سیستم مورد بحث قرار می‌گیرد. از نظر ناهمگونی سیگنال، دیجیتال، سیگنال مختلط و میکروسیستم آینده نگر در نظر گرفته می شود.

تحمل خطا در مدارهای مجتمع یک نگرانی انحصاری در مورد طراحان فضا یا مهندسان کاربردی بسیار قابل اعتماد نیست. در عوض، طراحان محصولات نسل بعدی باید با کاهش نویزهای حاشیه به دلیل پیشرفت های تکنولوژیکی کنار بیایند. تکامل مداوم فرآیند فناوری ساخت قطعات نیمه هادی، از نظر کوچک شدن هندسه ترانزیستور، منبع تغذیه، سرعت و چگالی منطقی، قابلیت اطمینان مدارهای مجتمع زیر میکرون بسیار عمیق را در مواجهه با منابع مختلف داخلی و خارجی به میزان قابل توجهی کاهش داده است. سر و صدا. آرایه های دروازه قابل برنامه ریزی میدانی بسیار محبوب، قابل تنظیم توسط سلول های SRAM، نتیجه تکامل مدار مجتمع با میلیون ها سلول حافظه برای پیاده سازی منطق، حافظه های جاسازی شده، مسیریابی و اخیراً با هسته های ریزپردازنده تعبیه شده است. این پلتفرم‌های سیستم‌های روی تراشه با قابلیت برنامه‌ریزی مجدد باید برای مقابله با نیازهای امروزی عیب‌پذیر باشند. این کتاب تکنیک های تحمل خطا را برای آرایه های دروازه قابل برنامه ریزی میدانی مبتنی بر SRAM (FPGA) مورد بحث قرار می دهد. با نشان دادن مدل مشکل و اثرات ناراحت کننده در معماری قابل برنامه ریزی شروع می شود. در دنباله، تکنیک های اصلی تحمل خطا را نشان می دهد که امروزه برای محافظت از مدارهای مجتمع در برابر خطاها استفاده می شود. مجموعه بزرگی از روش ها برای طراحی سیستم های تحمل خطا در FPGA های مبتنی بر SRAM شرح داده شده است. برخی از تکنیک های ارائه شده مبتنی بر توسعه یک معماری جدید مقاوم در برابر خطا با عناصر FPGA با استحکام جدید هستند. سایر تکنیک ها بر اساس محافظت از توضیحات سخت افزاری سطح بالا قبل از سنتز در FPGA هستند. خواننده این امکان را دارد که مناسب ترین تکنیک تحمل خطا را برای پروژه خود انتخاب کند و مجموعه ای از تکنیک های تحمل خطا را برای برنامه های منطقی قابل برنامه ریزی مقایسه کند.

Design of Systems on a Chip: Design&Test is the second of two volumes addressing the design challenges associated with new generations of the semiconductor technology. The various chapters are the compilations of tutorials presented at workshops in the recent years by prominent authors from all over the world. Technology, productivity and quality are the main aspects under consideration to establish the major requirements for the design and test of upcoming systems on a chip. In particular this second book include contributions on three different, but complementary axes: core design, computer-aided design tools and test methods. A collection of chapters deal with the heterogeneity aspect of core designs, showing the diversity of parts that may share the same substrate in a state-of-the-art system on a chip. The second part of the book discusses CAD in three different levels of design abstraction, from system level to physical design. The third part deals with test methods. The topic is addressed from different viewpoints: in terms of chip complexity, test is discussed from the core and system prospective; in terms of signal heterogeneity, the digital, mixed-signal and microsystem prospective are considered.

Fault-tolerance in integrated circuits is not an exclusive concern regarding space designers or highly-reliable application engineers. Rather, designers of next generation products must cope with reduced margin noises due to technological advances. The continuous evolution of the fabrication technology process of semiconductor components, in terms of transistor geometry shrinking, power supply, speed, and logic density, has significantly reduced the reliability of very deep submicron integrated circuits, in face of the various internal and external sources of noise. The very popular Field Programmable Gate Arrays, customizable by SRAM cells, are a consequence of the integrated circuit evolution with millions of memory cells to implement the logic, embedded memories, routing, and more recently with embedded microprocessors cores. These re-programmable systems-on-chip platforms must be fault-tolerant to cope with present days requirements. This book discusses fault-tolerance techniques for SRAM-based Field Programmable Gate Arrays (FPGAs). It starts by showing the model of the problem and the upset effects in the programmable architecture. In the sequence, it shows the main fault tolerance techniques used nowadays to protect integrated circuits against errors. A large set of methods for designing fault tolerance systems in SRAM-based FPGAs is described. Some presented techniques are based on developing a new fault-tolerant architecture with new robustness FPGA elements. Other techniques are based on protecting the high-level hardware description before the synthesis in the FPGA. The reader has the flexibility of choosing the most suitable fault-tolerance technique for its project and to compare a set of fault tolerant techniques for programmable logic applications.