دسترسی نامحدود
برای کاربرانی که ثبت نام کرده اند
دانلود کتاب Constraining Designs for Synthesis and Timing Analysis: A Practical Guide to Synopsys Design Constraints (SDC)
دانلود کتاب محدود کردن طرح ها برای سنتز و تجزیه و تحلیل زمان: راهنمای عملی محدودیت های طراحی Synopsys (SDC)
مشخصات کتاب
Constraining Designs for Synthesis and Timing Analysis: A Practical Guide to Synopsys Design Constraints (SDC)
ویرایش: 1
نویسندگان: Sridhar Gangadharan. Sanjay Churiwala (auth.)
سری:
ISBN (شابک) : 9781461432685, 9781461432692
ناشر: Springer-Verlag New York
سال نشر: 2013
تعداد صفحات: 245
زبان: English
فرمت فایل : PDF (درصورت درخواست کاربر به PDF، EPUB یا AZW3 تبدیل می شود)
حجم فایل: 9 مگابایت
قیمت کتاب (تومان) : 30,000
کلمات کلیدی مربوط به کتاب محدود کردن طرح ها برای سنتز و تجزیه و تحلیل زمان: راهنمای عملی محدودیت های طراحی Synopsys (SDC): مدارها و سیستم ها، الکترونیک و میکروالکترونیک، ابزار دقیق، معماری پردازنده
در صورت تبدیل فایل کتاب Constraining Designs for Synthesis and Timing Analysis: A Practical Guide to Synopsys Design Constraints (SDC) به فرمت های PDF، EPUB، AZW3، MOBI و یا DJVU می توانید به پشتیبان اطلاع دهید تا فایل مورد نظر را تبدیل نمایند.
توجه داشته باشید کتاب محدود کردن طرح ها برای سنتز و تجزیه و تحلیل زمان: راهنمای عملی محدودیت های طراحی Synopsys (SDC) نسخه زبان اصلی می باشد و کتاب ترجمه شده به فارسی نمی باشد. وبسایت اینترنشنال لایبرری ارائه دهنده کتاب های زبان اصلی می باشد و هیچ گونه کتاب ترجمه شده یا نوشته شده به فارسی را ارائه نمی دهد.
توضیحاتی در مورد کتاب محدود کردن طرح ها برای سنتز و تجزیه و تحلیل زمان: راهنمای عملی محدودیت های طراحی Synopsys (SDC)
این کتاب به عنوان راهنمای عملی برای محدودیت‌های زمان‌بندی در طراحی مدار مجتمع عمل می‌کند. خوانندگان یاد می‌گیرند که با تعیین صحیح الزامات زمان‌بندی، عملکرد طرح‌های آی‌سی خود را به حداکثر برسانند. پوشش شامل جنبه‌های کلیدی جریان طراحی است که تحت تأثیر محدودیت‌های زمان‌بندی قرار می‌گیرد، از جمله سنتز، تجزیه و تحلیل زمان‌بندی استاتیک و مکان‌یابی و مسیریابی. مفاهیم مورد نیاز برای تعیین الزامات زمان‌بندی به تفصیل توضیح داده می‌شوند و سپس در مراحل خاصی در جریان طراحی اعمال می‌شوند، همه در چارچوب محدودیت‌های طراحی Synopsys (SDC)، قالب پیشرو در صنعت برای تعیین محدودیت‌ها.
توضیحاتی درمورد کتاب به خارجی
This book serves as a hands-on guide to timing constraints in integrated circuit design. Readers will learn to maximize performance of their IC designs, by specifying timing requirements correctly. Coverage includes key aspects of the design flow impacted by timing constraints, including synthesis, static timing analysis and placement and routing. Concepts needed for specifying timing requirements are explained in detail and then applied to specific stages in the design flow, all within the context of Synopsys Design Constraints (SDC), the industry-leading format for specifying constraints.
فهرست مطالب
Front Matter....Pages i-xxvii
Introduction....Pages 1-8
Synthesis Basics....Pages 9-15
Timing Analysis and Constraints....Pages 17-33
SDC Extensions Through Tcl....Pages 35-46
Clocks....Pages 47-55
Generated Clocks....Pages 57-69
Clock Groups....Pages 71-80
Other Clock Characteristics....Pages 81-94
Port Delays....Pages 95-115
Completing Port Constraints....Pages 117-130
False Paths....Pages 131-144
Multi Cycle Paths....Pages 145-155
Combinational Paths....Pages 157-166
Modal Analysis....Pages 167-175
Managing Your Constraints....Pages 177-192
Miscellaneous SDC Commands....Pages 193-207
XDC: Xilinx Extensions to SDC....Pages 209-218
Back Matter....Pages 219-226
