Computer-Aided Design Techniques for Low Power Sequential Logic Circuits

افزایش سریع پیچیدگی تراشه، ساعت‌های فزاینده سریع‌تر، و تکثیر دستگاه‌های قابل حمل با هم ترکیب شده‌اند تا اتلاف انرژی را به یک پارامتر طراحی مهم تبدیل کنند. مصرف برق یک سیستم دیجیتال اتلاف گرما و همچنین عمر باتری آن را تعیین می کند. برای برخی از سیستم ها، قدرت به مهم ترین محدودیت طراحی تبدیل شده است.
تکنیک‌های طراحی به کمک رایانه برای مدارهای منطقی کم‌مصرف روشی را برای طراحی با توان کم ارائه می‌دهد. نویسندگان ابتدا بررسی تکنیک‌هایی را برای تخمین میانگین اتلاف توان یک مدار منطقی ارائه می‌کنند. در سطح منطقی، اتلاف توان به طور مستقیم با میانگین فعالیت سوئیچینگ مرتبط است. سپس یک روش شبیه‌سازی نمادین که میانگین فعالیت سوئیچینگ را در مدارهای منطقی محاسبه می‌کند، توضیح داده می‌شود. این روش برای رسیدگی به مدارهای منطقی متوالی با مدلسازی همبستگی در زمان و با محاسبه احتمالات خطوط حالت فعلی گسترش یافته است.
تکنیک‌های طراحی به کمک رایانه برای مدارهای منطقی کم‌توانمدار سپس بررسی روش‌هایی را برای بهینه‌سازی مدارهای منطقی برای اتلاف توان کم ارائه می‌کند که کاهش فعالیت سوئیچینگ را هدف قرار می‌دهد. روشی برای زمان‌بندی مجدد یک مدار منطقی متوالی که در آن ثبات‌ها به گونه‌ای تغییر مکان می‌دهند که ایراد کلی در مدار به حداقل برسد نیز شرح داده شده است. سپس نویسندگان یک روش بهینه‌سازی قدرتمند را شرح می‌دهند که مبتنی بر پیش‌محاسبه‌ی انتخابی مقادیر منطقی خروجی یک مدار یک سیکل ساعت قبل از نیاز، و استفاده از مقدار از پیش محاسبه‌شده برای کاهش فعالیت سوئیچینگ داخلی در چرخه ساعت بعدی است.
در ادامه بررسی روش‌هایی ارائه می‌شود که فعالیت سوئیچینگ را در مدارها کاهش می‌دهند که در سطوح ثبت-انتقال و رفتار توصیف شده‌اند. همچنین یک الگوریتم زمان بندی توضیح داده شده است که با به حداکثر رساندن دوره عدم فعالیت ماژول ها در یک مدار معین، اتلاف توان را کاهش می دهد.
تکنیک‌های طراحی به کمک رایانه برای مدارهای منطقی کم‌توانمدارات با خلاصه و دستورالعمل‌هایی برای تحقیقات آتی به پایان می‌رسد.

Rapid increases in chip complexity, increasingly faster clocks, and the proliferation of portable devices have combined to make power dissipation an important design parameter. The power consumption of a digital system determines its heat dissipation as well as battery life. For some systems, power has become the most critical design constraint.
Computer-Aided Design Techniques for Low Power Sequential LogicCircuits presents a methodology for low power design. The authors first present a survey of techniques for estimating the average power dissipation of a logic circuit. At the logic level, power dissipation is directly related to average switching activity. A symbolic simulation method that accurately computes the average switching activity in logic circuits is then described. This method is extended to handle sequential logic circuits by modeling correlation in time and by calculating the probabilities of present state lines.
Computer-Aided Design Techniques for Low Power Sequential LogicCircuits then presents a survey of methods to optimize logic circuits for low power dissipation which target reduced switching activity. A method to retime a sequential logic circuit where registers are repositioned such that the overall glitching in the circuit is minimized is also described. The authors then detail a powerful optimization method that is based on selectively precomputing the output logic values of a circuit one clock cycle before they are required, and using the precomputed value to reduce internal switching activity in the succeeding clock cycle.
Presented next is a survey of methods that reduce switching activity in circuits described at the register-transfer and behavioral levels. Also described is a scheduling algorithm that reduces power dissipation by maximising the inactivity period of the modules in a given circuit.
Computer-Aided Design Techniques for Low Power Sequential LogicCircuits concludes with a summary and directions for future research.