Broadband Direct RF Digitization Receivers

این کتاب مبادلات مربوط به طراحی گیرنده های دیجیتالی سازی مستقیم RF برای حوزه فرکانس رادیویی و پردازش سیگنال دیجیتال را مورد بحث قرار می دهد. یک چارچوب در سطح سیستم توسعه می‌یابد که آسیب‌های مربوط به زنجیره پردازش سیگنال را از طریق تجزیه و تحلیل جامع در سطح سیستم تعیین می‌کند. تمرکز ویژه به تجزیه و تحلیل نویز (نویز حرارتی، نویز کوانتیزاسیون، نویز اشباع، نویز وابسته به سیگنال)، تحلیل اعوجاج غیرخطی پهنای باند، از جمله تاثیر استراتژی نمونه‌برداری (کم گذر، باند گذر)، تجزیه و تحلیل زمان داده شده است. عدم تطابق کانال ADC درهم، خلوص ساعت نمونه برداری و انتخاب کانال دیجیتال. چارچوب سطح سیستم توصیف شده برای طراحی گیرنده دیجیتالی مستقیم RF چند کاناله کابلی اعمال می شود. یک تهویه سیگنال RF بهینه و برخی از الگوریتم‌ها (حلقه کنترل بهره خودکار، حلقه کنترل یکسان سازی دامنه جلویی RF) برای رفع نیازهای ADC 11 بیتی 2.7 گیگاهرتز استفاده می‌شود.
یک پیاده‌سازی دو تراشه با استفاده از فرآیندهای BiCMOS و 65 نانومتری CMOS، همراه با نتایج اندازه‌گیری در سطح بلوک و سیستم ارائه شده است. خوانندگان از تکنیک های ارائه شده بهره مند خواهند شد که هم از نظر هزینه و هم عملکرد RF بسیار رقابتی هستند و در عین حال مصرف برق را به شدت کاهش می دهند.

This book discusses the trade-offs involved in designing direct RF digitization receivers for the radio frequency and digital signal processing domains. A system-level framework is developed, quantifying the relevant impairments of the signal processing chain, through a comprehensive system-level analysis. Special focus is given to noise analysis (thermal noise, quantization noise, saturation noise, signal-dependent noise), broadband non-linear distortion analysis, including the impact of the sampling strategy (low-pass, band-pass), analysis of time-interleaved ADC channel mismatches, sampling clock purity and digital channel selection. The system-level framework described is applied to the design of a cable multi-channel RF direct digitization receiver. An optimum RF signal conditioning, and some algorithms (automatic gain control loop, RF front-end amplitude equalization control loop) are used to relax the requirements of a 2.7GHz 11-bit ADC.
A two-chip implementation is presented, using BiCMOS and 65nm CMOS processes, together with the block and system-level measurement results. Readers will benefit from the techniques presented, which are highly competitive, both in terms of cost and RF performance, while drastically reducing power consumption.