Boundary-Scan Interconnect Diagnosis

Boundary-Scan Interconnect Diagnosis نحوه سنتز توالی های تشخیص دیجیتال برای اتصالات سیمی با استفاده از اسکن مرزی و نحوه ارزیابی کیفیت آن توالی ها را توضیح می دهد. اهمیت آن به طراحی سیستم های الکترونیکی پیچیده با استفاده از هسته های مالکیت معنوی (IP) از پیش طراحی شده مربوط می شود که امروزه به طور فزاینده ای محبوب شده است. از آنجایی که آزمایش‌های هسته‌های از پیش طراحی‌شده را می‌توان به همراه خود هسته‌ها ارائه کرد، تنها آزمایش‌های اضافی که برای آزمایش و تشخیص کل سیستم باید ایجاد شود، آزمایش‌هایی است که برای اتصالات سیمی بین هسته‌ها انجام می‌شود.
علاوه بر راه حل های بی اهمیتی که اغلب برای حل این مشکل استفاده می شود، روش های بسیار بیشتری وجود دارد که بهینه سازی قابل توجه طول بردار آزمون و/یا وضوح تشخیصی را ممکن می سازد. این کتاب تمام روش‌های موجود از این دست را بررسی کرده و روش‌های جدیدی را پیشنهاد می‌کند. در رویکرد جدید، خطاهای مدار و اتصال به دقت مدل‌سازی می‌شوند و تکنیک‌های نمودار برای حل مشکل به کار می‌روند. ویژگی اصلی روش جدید این واقعیت است که می توان آن را برای ارائه توالی های آزمایشی کوتاه تر و/یا وضوح تشخیصی بیشتر تنظیم کرد. سپس اثربخشی روش‌های موجود و پیشنهادی با استفاده از مجموعه‌های الکترونیکی واقعی و داده‌های آماری منتشر شده برای یک فرآیند تولید واقعی از HP ارزیابی می‌شود.

Boundary-Scan Interconnect Diagnosis explains how to synthesize digital diagnostic sequences for wire interconnects using boundary-scan, and how to assess the quality of those sequences. Its importance has to do with designing complex electronic systems using pre-designed intellectual property (IP) cores, which is becoming increasingly popular nowadays. Since tests for pre-designed cores can be supplied with the cores themselves, the only additional tests that need to be developed to test and diagnose the entire system are those for wire interconnects between the cores.
Besides the trivial solutions that are often used to solve this problem, there are many more methods that enable significant optimizations of test vector length and/or diagnostic resolution. The book surveys all existing methods of this kind and proposes new ones. In the new approach circuit and interconnect faults are carefully modeled, and graph techniques are applied to solve the problem. The original feature of the new method is the fact that it can be adjusted to provide shorter test sequences and/or greater diagnostic resolution. The effectiveness of existing and proposed methods is then evaluated using real electronic assemblies and published statistical data for an actual manufacturing process from HP.