ASIC and FPGA Verification

TeamLiB......Page 1
Cover......Page 2
Contents......Page 9
Preface......Page 17
PART I INTRODUCTION......Page 23
1.1 Why Models are Needed......Page 25
1.2 Definition of a Model......Page 27
1.4 How Models Fit in the FPGA/ASIC Design Flow......Page 32
1.5 Where to Get Models......Page 35
1.6 Summary......Page 36
2.1 Formatting......Page 37
2.2 Standard Interfaces......Page 39
2.3 Model Delays......Page 40
2.4 VITAL Additions......Page 41
2.5 Interconnect Delays......Page 47
2.6 Finishing Touches......Page 49
2.7 Summary......Page 53
PART II RESOURCES AND STANDARDS......Page 55
3.1 STD_LOGIC_1164......Page 57
3.2 VITAL_Timing......Page 59
3.3 VITAL_Primitives......Page 61
3.4 VITAL_Memory......Page 63
3.5 FMF Packages......Page 64
3.6 Summary......Page 67
4.1 Overview of an SDF File......Page 69
4.2 SDF Capabilities......Page 74
4.3 Summary......Page 80
5.1 Level 0 Guidelines......Page 81
5.2 Level 1 Guidelines......Page 85
5.3 Summary......Page 92
6.1 Delay Types and Glitches......Page 95
6.3 Pin-to-Pin Delays......Page 97
6.4 Path Delay Procedures......Page 98
6.5 Using VPDs......Page 104
6.7 Device Delays......Page 105
6.8 Backannotating Path Delays......Page 110
6.9 Interconnect Delays......Page 111
6.10 Summary......Page 112
7.1 Advantages of Truth and State Tables......Page 113
7.2 Truth Tables......Page 114
7.3 State Tables......Page 119
7.4 Reducing Pessimism......Page 122
7.5 Memory Tables......Page 123
7.6 Summary......Page 128
8.1 The Purpose of Timing Constraint Checks......Page 129
8.2 Using Timing Constraint Checks in VITAL Models......Page 130
8.3 Violations......Page 143
8.4 Summary......Page 144
PART III MODELING BASICS......Page 145
9.1 Anatomy of a Flip-Flop......Page 147
9.2 Anatomy of a Latch......Page 159
9.3 Summary......Page 168
10.1 Conditional Delays in VITAL......Page 169
10.2 Conditional Delays in SDF......Page 171
10.3 Conditional Delay Alternatives......Page 172
10.4 Mapping SDF to VITAL......Page 174
10.5 Conditional Timing Checks in VITAL......Page 175
10.6 Summary......Page 178
11.1 How Negative Constraints Work......Page 179
11.2 Modeling Negative Constraints......Page 180
11.3 How Simulators Handle Negative Constraints......Page 198
11.4 Ramifications......Page 199
11.5 Summary......Page 200
12.1 Anatomy of a Timing File......Page 201
12.2 Separate Timing Specifications......Page 204
12.4 Custom Timing Sections......Page 205
12.6 Generating SDF Files......Page 206
12.7 Backannotation and Hierarchy......Page 207
12.8 Summary......Page 209
PART IV ADVANCED MODELING......Page 211
13.1 Using VITAL to Simulate Your RTL......Page 213
13.2 The Basic Wrapper......Page 214
13.4 Modeling Delays in Designs with Internal Clocks......Page 228
13.5 Caveats......Page 229
13.6 Summary......Page 230
14.1 Memory Arrays......Page 231
14.2 Modeling Memory Functionality......Page 233
14.3 VITAL_Memory Path Delays......Page 253
14.4 VITAL_Memory Timing Constraints......Page 254
14.5 PreLoading Memories......Page 257
14.6 Modeling Other Memory Types......Page 260
14.7 Summary......Page 271
15.1 Component Models and Netlisters......Page 273
15.3 Generics Passed from the Schematic......Page 275
15.4 Integrating Models into a Schematic Capture System......Page 276
15.5 Using Models in the Design Process......Page 278
15.6 Special Considerations......Page 284
15.7 Summary......Page 288
16.1 Differential Inputs......Page 291
16.2 Bus Hold......Page 301
16.3 PLLs and DLLs......Page 304
16.4 Assertions......Page 306
16.6 State Machines......Page 307
16.7 Mixed Signal Devices......Page 310
16.8 Summary......Page 316
17.1 About Testbenches......Page 317
17.2 Testbench Styles......Page 318
17.3 Using Assertions......Page 319
17.4 Using Transactors......Page 320
17.5 Testing Memory Models......Page 323
17.6 Summary......Page 330
C......Page 331
D......Page 332
M......Page 333
N......Page 334
S......Page 335
T......Page 336
V......Page 337
Z......Page 338