Application-Specific Mesh-based Heterogeneous FPGA Architectures

تولید کم حجم محصولات مبتنی بر FPGA کاملاً مؤثر و مقرون به صرفه است زیرا طراحی و برنامه ریزی آنها در کمترین زمان آسان است. منابع عمومی قابل تنظیم مجدد در یک FPGA را می توان برای اجرای طیف گسترده ای از برنامه ها در زمان های متقابل منحصر به فرد برنامه ریزی کرد. با این حال، انعطاف پذیری FPGA ها آنها را بسیار بزرگ تر، کندتر و مصرف انرژی بیشتری نسبت به ASIC های همتای خود می کند. در نتیجه، FPGA ها برای برنامه هایی که نیاز به تولید حجم بالا، عملکرد بالا یا مصرف انرژی کم دارند، مناسب نیستند.

این کتاب یک محیط اکتشافی جدید برای معماری های FPGA ناهمگن مبتنی بر مش ارائه می دهد. این تکنیک‌های پیشرفته را برای کاهش نیازهای منطقه در معماری‌های FPGA توصیف می‌کند، که همچنین باعث افزایش عملکرد و کاهش توان مورد نیاز می‌شود. پوشش بر کاهش مساحت FPGA با معرفی بلوک‌های سخت ناهمگن (مانند ضریب‌کننده‌ها، جمع‌کننده‌ها و غیره) در FPGA و با طراحی FPGA خاص برنامه‌ها تمرکز دارد. تکنیک‌های تولید طرح‌بندی خودکار FPGA برای کاهش هزینه‌های مهندسی غیر تکراری (NRE) و زمان ورود به بازار معماری‌های FPGA ناهمگن خاص برنامه کاربردی به کار می‌رود.

• محیط اکتشافی جدیدی برای مش‌ها ارائه می‌کند. مبتنی بر، معماری ناهمگن FPGA.
• تکنیک های پیشرفته را برای کاهش نیازهای منطقه در معماری های FPGA شرح می دهد؛
• کاهش توان مورد نیاز و افزایش عملکرد را امکان پذیر می کند.
  
</ ul>

Low volume production of FPGA-based products is quite effective and economical because they are easy to design and program in the shortest amount of time. The generic reconfigurable resources in an FPGA can be programmed to execute a wide variety of applications at mutually exclusive times. However, the flexibility of FPGAs makes them much larger, slower, and more power consuming than their counterpart ASICs. Consequently, FPGAs are unsuitable for applications requiring high volume production, high performance or low power consumption.

This book presents a new exploration environment for mesh-based, heterogeneous FPGA architectures. It describes state-of-the-art techniques for reducing area requirements in FPGA architectures, which also increase performance and enable reduction in power required. Coverage focuses on reduction of FPGA area by introducing heterogeneous hard-blocks (such as multipliers, adders etc) in FPGAs, and by designing application specific FPGAs. Automatic FPGA layout generation techniques are employed to decrease non-recurring engineering (NRE) costs and time-to-market of application-specific, heterogeneous FPGA architectures.

• Presents a new exploration environment for mesh-based, heterogeneous FPGA architectures;
• Describes state-of-the-art techniques for reducing area requirements in FPGA architectures;
• Enables reduction in power required and increase in performance.