Analysis and Design of Networks-on-Chip Under High Process Variation

این کتاب به تفصیل تأثیر تغییرات فرآیند بر عملکرد شبکه روی تراشه (NoC) را شرح می‌دهد. نویسندگان توپولوژی های مختلف NoC را تحت تنوع فرآیند بالا ارزیابی می کنند و طراحی NoC های کارآمد را با فناوری های پیشرفته توضیح می دهند. این بحث شامل تنوع در منطق و اتصال به هم، به منظور ارزیابی تغییرات تاخیر و توان عملیاتی با توپولوژی‌های مختلف NoC است. نویسندگان یک روتر ناهمزمان را به‌عنوان یک طراحی قوی برای کاهش تأثیر تغییرات فرآیند در NoCها توصیف می‌کنند و عملکرد الگوریتم‌های مسیریابی مختلف با/بدون تغییر فرآیند برای الگوهای ترافیکی مختلف تعیین می‌شود. علاوه بر این، یک الگوریتم مسیریابی آگاهانه از تغییرات فرآیند تاخیر و ازدحام (PDCR) برای طراحی NoC ناهمزمان توضیح داده شده است که از الگوریتم‌های مسیریابی تطبیقی ​​متفاوت در میانگین تاخیر و توان اشباع برای الگوهای مختلف ترافیک بهتر عمل می‌کند.

This book describes in detail the impact of process variations on Network-on-Chip (NoC) performance. The authors evaluate various NoC topologies under high process variation and explain the design of efficient NoCs, with advanced technologies. The discussion includes variation in logic and interconnect, in order to evaluate the delay and throughput variation with different NoC topologies. The authors describe an asynchronous router, as a robust design to mitigate the impact of process variation in NoCs and the performance of different routing algorithms is determined with/without process variation for various traffic patterns. Additionally, a novel Process variation Delay and Congestion aware Routing algorithm (PDCR) is described for asynchronous NoC design, which outperforms different adaptive routing algorithms in the average delay and saturation throughput for various traffic patterns.