Advanced HDL Synthesis and SOC Prototyping: RTL Design Using Verilog

این کتاب طراحی RTL را با استفاده از Verilog، سنتز و زمان بندی برای بلوک های طراحی سیستم روی تراشه (SOC) توصیف می کند. این برنامه سناریوهای طراحی پیچیده RTL و چالش‌های طراحی‌های SOC را پوشش می‌دهد و اطلاعات عملی در مورد بهبود عملکرد در SOC و همچنین طرح‌های مدار مجتمع ویژه برنامه (ASIC) ارائه می‌دهد. نمونه سازی با استفاده از آرایه های دروازه قابل برنامه ریزی میدانی با چگالی بالا (FPGA) در این کتاب با مثال های عملی و مطالعات موردی مورد بحث قرار گرفته است. این کتاب طراحی SOC، تکنیک‌های بهبود عملکرد، آزمایش و تأیید سطح سیستم را مورد بحث قرار می‌دهد، در حالی که معماری‌های مدرن FPGA/XILINX FPGA اینتل و استفاده از آن‌ها در نمونه‌سازی اولیه SOC را نیز توصیف می‌کند. علاوه بر این، این کتاب دستورات Synopsys Design Compiler (DC) و Prime Time (PT) و نحوه استفاده از آنها برای بهینه سازی طرح های پیچیده ASIC/SOC را پوشش می دهد. مطالب این کتاب برای دانشجویان و متخصصان به طور یکسان مفید خواهد بود.

This book describes RTL design using Verilog, synthesis and timing closure for System On Chip (SOC) design blocks. It covers the complex RTL design scenarios and challenges for SOC designs and provides practical information on performance improvements in SOC, as well as Application Specific Integrated Circuit (ASIC) designs. Prototyping using modern high density Field Programmable Gate Arrays (FPGAs) is discussed in this book with the practical examples and case studies. The book discusses SOC design, performance improvement techniques, testing and system level verification, while also describing the modern Intel FPGA/XILINX FPGA architectures and their use in SOC prototyping. Further, the book covers the Synopsys Design Compiler (DC) and Prime Time (PT) commands, and how they can be used to optimize complex ASIC/SOC designs. The contents of this book will be useful to students and professionals alike.