مشخصات کتاب

A Practical Guide for SystemVerilog Assertions

ویرایش: 1 
نویسندگان: Srikanth Vijayaraghavan. Meyyappan Ramanathan  
سری:  
ISBN (شابک) : 0387260498, 9780387260495 
ناشر: Springer 
سال نشر: 2005 
تعداد صفحات: 350 
زبان: English 
فرمت فایل : PDF (درصورت درخواست کاربر به PDF، EPUB یا AZW3 تبدیل می شود) 
حجم فایل: 11 مگابایت 

در صورت تبدیل فایل کتاب A Practical Guide for SystemVerilog Assertions به فرمت های PDF، EPUB، AZW3، MOBI و یا DJVU می توانید به پشتیبان اطلاع دهید تا فایل مورد نظر را تبدیل نمایند.

توجه داشته باشید کتاب راهنمای عملی برای اظهارات SystemVerilog نسخه زبان اصلی می باشد و کتاب ترجمه شده به فارسی نمی باشد. وبسایت اینترنشنال لایبرری ارائه دهنده کتاب های زبان اصلی می باشد و هیچ گونه کتاب ترجمه شده یا نوشته شده به فارسی را ارائه نمی دهد.

توضیحاتی در مورد کتاب راهنمای عملی برای اظهارات SystemVerilog

زبان SystemVerilog از سه حوزه بسیار خاص ساختار تشکیل شده است - طراحی، ادعاها و تست بنچ. ادعاها بعد کاملاً جدیدی به فرآیند تأیید ASIC اضافه می کنند. ادعاها راه بهتری برای انجام راستی‌آزمایی فعالانه ارائه می‌دهند. به طور سنتی، مهندسان به نوشتن میزهای تست وریلوگ که به شبیه سازی طراحی آنها کمک می کند، عادت دارند. Verilog یک زبان رویه‌ای است و توانایی‌های بسیار محدودی برای مدیریت مجموعه‌های Asic ساخته شده امروزی دارد. اظهارات SystemVerilog (SVA) یک زبان اعلامی و زمانی است که کنترل عالی بر زمان و موازی سازی را فراهم می کند. این ابزار بسیار قوی برای طراحان برای حل مشکلات تأیید آنها فراهم می کند. در حالی که زبان یکپارچه ساخته شده است، تفکر در مقایسه با زبان استاندارد Verilog از دیدگاه کاربر بسیار متفاوت است. این مفهوم هنوز بسیار جدید است و تخصص کافی در این زمینه برای اتخاذ این روش و موفقیت وجود ندارد. در حالی که زبان به خوبی تعریف شده است، هیچ راهنمای عملی وجود ندارد که نشان دهد چگونه از زبان برای حل مشکلات راستی‌آزمایی واقعی استفاده کنید. این کتاب راهنمای عملی خواهد بود که به مردم در درک این روش جدید کمک می کند.

توضیحاتی درمورد کتاب به خارجی

SystemVerilog language consists of three very specific areas of constructs - design, assertions and testbench. Assertions add a whole new dimension to the ASIC verification process. Assertions provide a better way to do verification proactively. Traditionally, engineers are used to writing verilog test benches that help simulate their design. Verilog is a procedural language and is very limited in capabilities to handle the complex Asic's built today. SystemVerilog assertions (SVA) are a declarative and temporal language that provides excellent control over time and parallelism. This provides the designers a very strong tool to solve their verification problems. While the language is built solid, the thinking is very different from the user's perspective when compared to standard verilog language. The concept is still very new and there is not enough expertise in the field to adopt this methodology and be successful. While the language has been defined very well, there is no practical guide that shows how to use the language to solve real verification problems. This book will be the practical guide that will help people to understand this new methodology.

نظرات کاربران

کتاب های تصادفی

دانلود کتاب Paraguay (Other Places Travel Guide)

دانلود کتاب Atlas gwar bojkowskich. T. 6. Cz. 2. Wstęp, wykazy i komentarze do map 296-351

دانلود کتاب Developments in Language Theory: 22nd International Conference, DLT 2018, Tokyo, Japan, September 10-14, 2018, Proceedings

دانلود کتاب The Routledge Handbook of Magazine Research: The Future of the Magazine Form

دانلود کتاب Ramat Raḥel VI: The Renewed Excavations by the Tel Aviv–Heidelberg Expedition (2005–2010). The Babylonian-Persian Pit