Low-Power Design and Power-Aware Verification

ویرایش: 1 
نویسندگان: Progyna Khondkar (auth.)  
سری:  
ISBN (شابک) : 9783319666181, 9783319666198 
ناشر: Springer International Publishing 
سال نشر: 2018 
تعداد صفحات: 165 
زبان: English 
فرمت فایل : PDF (درصورت درخواست کاربر به PDF، EPUB یا AZW3 تبدیل می شود) 
حجم فایل: 2 مگابایت 

قیمت کتاب (تومان) : 29,000



تا کنون، فقدان یک پایگاه دانش کامل برای درک کامل تکنیک‌ها و روش‌های تأیید طراحی کم مصرف (LP) و آگاهی از توان (PA) و استقرار همه آنها با هم در تأیید و اجرای واقعی طراحی وجود داشته است. پروژه این کتاب اولین رویکرد برای ایجاد یک پایگاه دانش جامع PA است.

طراحی LP، تأیید PA و استانداردهای قالب قدرت یکپارچه (UPF) یا IEEE-1801 دیگر ویژگی‌های خاصی نیستند. این فناوری‌ها و متدولوژی‌ها اکنون بخشی از جریان‌های طراحی، تأیید و پیاده‌سازی استاندارد صنعتی (DVIF) هستند. امروزه تقریباً هر طراحی تراشه نوعی تکنیک کم توان را یا از طریق مدیریت توان روی تراشه، با تقسیم طرح به مناطق مختلف ولتاژ و کنترل ولتاژها، از طریق تأیید پویا و استاتیک PA یا ترکیب آنها، در خود جای داده است.

کل فرآیند طراحی LP و تأیید PA شامل هزاران تکنیک، ابزار و روش‌شناسی است که از سطح انتقال r

egister (RTL) انتزاع طراحی تا سطوح سنتز یا مکان و مسیر طراحی فیزیکی استفاده می‌شود. . این تکنیک‌ها، ابزارها و روش‌ها هر روز از طریق پیشرفت پیچیدگی تأیید طراحی و روش‌های هوشمندانه‌تر برای رسیدگی به این پیچیدگی توسط مهندسان، محققان و سیاست‌گذاران مهندسی شرکت‌ها در حال تکامل هستند.

Until now, there has been a lack of a complete knowledge base to fully comprehend Low power (LP) design and power aware (PA) verification techniques and methodologies and deploy them all together in a real design verification and implementation project. This book is a first approach to establishing a comprehensive PA knowledge base.

LP design, PA verification, and Unified Power Format (UPF) or IEEE-1801 power format standards are no longer special features. These technologies and methodologies are now part of industry-standard design, verification, and implementation flows (DVIF). Almost every chip design today incorporates some kind of low power technique either through power management on chip, by dividing the design into different voltage areas and controlling the voltages, through PA dynamic and PA static verification, or their combination.

The entire LP design and PA verification process involves thousands of techniques, tools, and methodologies, employed from the r

egister transfer level (RTL) of design abstraction down to the synthesis or place-and-route levels of physical design. These techniques, tools, and methodologies are evolving everyday through the progression of design-verification complexity and more intelligent ways of handling that complexity by engineers, researchers, and corporate engineering policy makers.

Front Matter ....Pages i-xv
 Introduction  (Progyna Khondkar)....Pages 1-2
 Background  (Progyna Khondkar)....Pages 3-9
 Modeling UPF  (Progyna Khondkar)....Pages 11-68
 Power Aware Standardization of Library  (Progyna Khondkar)....Pages 69-80
 UPF Based Power Aware Dynamic Simulation  (Progyna Khondkar)....Pages 81-108
 Power Aware Dynamic Simulation Coverage  (Progyna Khondkar)....Pages 109-130
 UPF Based Power Aware Static Verification  (Progyna Khondkar)....Pages 131-153
Back Matter ....Pages 155-155